X波段收发器IQ spacecom 基于MIMO与抗辐射设计的可重构软件无线

　　美国国家航空航天局（NASA）中小型卫星（SmallSat）和立方星（CubeSat）任务的快速增长，促使人们对通信与遥感架构进行重新评估。针对立方星尺寸单板计算机的新型设计，如今可包含更大规模的可编程门阵列（FPGA）和更快的片上系统（SoC）器件。这些组件显著提升了机载处理能力，使得不同子系统不再需要各自独立的处理器。通过用单个软件无线电（SDR）和处理器取代多个独立的射频（RF）系统，任务设计人员能够更好地控制可靠性、性能和效率。本文提出的架构将多个独立处理系统整合为单一设计，并建立了一种既能用于遥感又能用于通信应用的模块化软件无线电架构。这种基于多输入多输出（MIMO）软件无线电的新方法，具有针对尺寸、重量、功耗和成本（SWaP-C）优化的可扩展架构，具备足够的噪声性能和相位相干性以实现遥感和导航应用，同时提供支持S波段和X波段同时传输的通信解决方案。该软件无线电设计基于NASA立方星卡标准（CS²）进行开发，该标准通过简化的背板和多种可互换的耐辐射/加固型处理器选项，提供了所需的模块化特性。这种架构为任务提供了一个用于高速通信的单一平台，以及一个用于未来开发认知无线电系统的平台。

　　过去，射频（RF）系统通常采用独立的发射和接收链路，每条链路都需要各自的混频器、滤波器和放大器，以将吉赫兹信号转换为兆赫兹范围进行处理。每增加一个组件，都会增加无线电的质量、体积和功耗。传统射频系统使用专用硬件进行调制和解调，这限制了对功能和调制方式的支持。此外，它们被设计为在固定带宽上工作，或通过开关支持选择性预设带宽。这些传统的空间通信方法在深空通信与导航系统卓越中心（DESCANSO）发布的设计与性能总结系列中有广泛描述。该系列详细介绍了用于著名任务（包括深空一号和旅行者号）的规模大得多的通信系统。

　　然而，新兴空间通信技术的发展受到中小型卫星和立方星任务快速增长的强烈影响，而非以往代表航天工业典型的大型旗舰卫星任务。这种新的小任务重点迫使美国国家航空航天局（NASA）重新评估通信与遥感架构。立方星尤其显示出它们为射电科学和通信做出重要贡献的可行性，但其平台受限的尺寸、重量和功耗（SWaP）限制给射频系统带来了新的挑战。坚固、可靠、高性能且高效的无线电已被明确确定为NASA行星科学的使能技术优先事项，这体现在《行星科学小卫星任务》和《愿景与航行》行星科学十年调查中。

　　大型卫星的架构限制以及整个航天工业对新技术采纳的缓慢，已导致空间应用软件无线电（SDR）技术取得一系列发展。相反，商业领域已通过4G/5G蜂窝网络、物联网以及地球科学研究广泛采用了软件无线电技术。NASA此前已在《2015年NASA技术路线图》的多个章节中指出了软件无线电能够提供的优势，这些优势在《2020年NASA技术分类》中继续存在。具体而言，软件无线电的应用作为一个关键主题，持续出现在TA/TX 5：通信、导航与轨道碎片跟踪及表征系统以及TA/TX 8：传感器与仪器这两个部分的各个子章节中。

　　软件无线电技术有能力弥合传统射频通信系统与下一代小卫星任务需求之间日益扩大的差距。具体而言，单片微波集成电路（MMIC）能力的进步使得软件无线电技术能够将频率合成、滤波器、混频器、放大和数字信号处理集成到单个集成电路（IC）上，实现无缝进入微波频谱的工作，同时由于更多信号处理能力被集成到软件无线电中，降低了FPGA设计的复杂性。射频领域的这些技术进步，因现场可编程门阵列（FPGA）和片上系统（SoC）处理能力数量级的提升而被进一步放大。虽然通信系统和遥感系统彼此独立设计，但它们有许多相似之处。通过适当配置的设计，可以利用它们来实现最终目标：一个紧密集成的小卫星总线与软件无线电架构，该架构能够支持广泛的任务目标而不会丧失功能。

　　本文提出了一种新型、集成化的小卫星总线架构，以及软件无线电系统的设计框架。所开发的软件无线电是一个具体实现，将可用的软件无线电技术统一到单一、可重复使用的设计中，并具有紧密集成和可重编程能力。通过用一个多功能处理器取代多个子系统处理器，可以显著节省小卫星系统的SWaP（尺寸、重量、功耗和成本）。这种下一代解决方案直到最近高性能空间处理器的发展才成为可能。该架构的实现使任务设计者能够更好地控制可靠性、性能和效率，同时降低成本，并保持对软件和FPGA接口可重用性的信心。通过重新思考经典的射频架构，本研究代表了一项必要的技术进步，以实现在通信系统中应用人工智能（AI）、通过标准化背板接口实现高性能可扩展性，以及在当前商业产品无法支持的多种辐射环境中运行的弹性。新架构使科学家和任务开发者能够有信心地创建和发射下一代仪器。

　　过去50年由政府资助的大型卫星直到最近一直是射频组件和无线电收发器的主要驱动力。运载火箭可用性的提高推动了过去十年近地轨道（LEO）卫星的商业化，并在可靠性、性能和SWaP-C（尺寸、重量、功耗和成本）方面造成了商业无线电市场的分化。由于大多数商业小卫星任务运行在近地轨道，重离子粒子撞击引起单粒子闩锁（SEL）的概率可能比更恶劣的环境（如地球同步轨道）低几个数量级。此外，近地轨道每年相对较低的总电离剂量（TID）率促使工业界采用商用现货（COTS）组件设计系统，这些组件能够偶然地在较短任务持续时间内幸存。飞行 heritage 在COTS组件选择中起着重要作用，因此组件信息通常不公开。辐射性能数据的有限性使得直接比较具有挑战性。尽管已有多种软件无线电的定义，但在本文中，我们将软件无线电称为支持在所有可用输出上配置频率和调制方式的系统。

　　表1以蓝色显示了当前市面上流行的商业软件无线电产品调查，以绿色显示了固定频率无线电，斜体值表示基于数据表值和可比组件的估计值。集成的无线电解决方案作为参考，以指导通信系统在SWaP和数据速率方面的需求。对软件无线电规格的检查表明，每个设备使用相似或相同的硬件。事实上，表中的每个软件无线电都是围绕Analog Devices AD9361 2×2射频捷变收发器设计的，该收发器可在70 MHz至6 GHz范围内工作，具有56 MHz可调谐信道带宽，采用BGA封装（10×10 mm²）。一款基于AD9371（AD9361的更新版本）设计的SDR，具有多千兆位收发器和更高分辨率的转换器。虽然增加的功能很有前景，但尚未进行已知测试以显示其在辐射环境中的可行性。

　　所开发的软件无线中列出的卡片，提供了改进的辐射性能、容错能力和噪声性能。值得注意的是，有几款设计在电源和处理器架构上全部采用COTS组件。这些设计还包括诸如SD卡等组件，由于辐射效应，这些组件不适用于未来的深空科学任务。另一个观察结果是，有几款设计在卡内集成了FPGA和存储器件（例如DDR3存储器）。不幸的是，将这些器件与软件无线电放置在一起会不利地增加系统噪声并低效使用系统电源。最后，其中几款设计中采用开关稳压器作为软件无线电电源，如果未加适当考虑，可能会导致内部射频合成器出现不良性能。

　　商业软件无线电系统最明显的缺点之一是，有几款设计将额外的处理组件（如FPGA和DDR存储器）与射频收发器集成在同一卡上。通过将处理功能移出卡外，软件无线电架构可以针对MIMO配置、性能、可靠性和功能进行优化，而不会牺牲功率效率。1U立方星单板计算机（SBC）可以提供充足的计算资源，用于在集成立方星架构内服务于多种功能。

　　新的NASA戈达德太空飞行中心（GSFC）用于弹性可扩展小卫星（MARES）的模块化架构是一种高可靠性且灵活的架构，支持电子切片的多尺寸配置。MARES设计提供了完整的总线架构，但可以根据单个任务需求调用设计的子集。该设计的基石是一个大型FPGA器件，用于执行系统通信和导航部分的处理。图1显示了NASA GSFC MARES小卫星，带有一个低电压电源卡、指令与数据处理（C&DH）处理器、仪器处理器、GPS以及一个混合背板，以提供类似飞行的系统集成和测试功能。

　　支持该架构的一款下一代SBC是文献[20]中描述的SpaceCube v3.0 Mini处理器卡。该设计采用资源丰富的Kintex UltraScale KU060 FPGA，外形尺寸为1U立方星，并集成了容错特性。此外，对于需要扩展FPGA资源阵列的任务，它比先前广泛采用的Xilinx Virtex-5提供了显著更多的资源，并且还支持工具和FPGA生产力的最新进展。这简化了一些最新颖的Xilinx设计（如深度学习处理器单元DPU）的集成。

　　另一种可以补充所开发软件无线电的设计是SpaceCube Mini-Z [20]。该设计是广受欢迎的CSP空间计算机的演进版本，该计算机由美国国家科学基金会（NSF）空间、高性能与弹性计算中心（SHREC）开发，采用Xilinx Zynq-7020 SoC。该处理器已用于多个NASA GSFC立方星、多个国际空间站（ISS）任务，并拥有丰富的飞行 heritage。最后，另一种支持性设计是来自SHREC的SSP空间计算机。该处理器卡具有用户可选的Zynq-7000 SoC（Xilinx Zynq 7030、7035或7045），配备FPGA接口的DDR3存储器、多千兆位收发器（MGT），以及相比CSPv1的其他改进。

　　开发一个涵盖多个领域的任何系统都需要深入理解每个领域及其相关的设计参数，以得出最优解决方案。通常，会使用权衡研究来确定最佳设计参数。但为每个参数确定具体权重并非易事，特别是当设计不是针对特定任务，而是针对跨多个领域的通用架构时。因此，关键参数确定如下，其影响将在本节中讨论它们与为通信、遥感和导航开发软件无线电架构的关系：

　　如前所述，任务的辐射要求可能有很大差异，开发一个能在所有环境中运行的系统将导致成本过高。由于通信和遥感系统对小卫星的功能至关重要，组件选择极为重要。使用封装等效组件或选择性贴装可以为给定任务架构开发多种辐射和成本配置文件，但必须注意不要降低性能。由于大多数小卫星和立方星任务设计运行周期在1至5年之间，完全抗辐射并非必需。基于对常见任务轨道的分析，选择TID额定值至少约为50 krad且SEL大于50 MeV·cm²/mg的组件，可为从近地轨道到月球任务提供足够覆盖（假设适当的屏蔽和质量余量）。

　　最近的文献已开始探索人工智能和通信系统的能力，这些系统可能需要在飞行中重新配置机载频率合成器和多通道MIMO架构，以充分实现AI的好处。考虑到小卫星的尺寸限制，4×4 MIMO架构提供了可扩展的功能。此外，MIMO架构可实现星间通信，理想情况下支持S波段、X波段和Ka波段能力，以根据环境优化遥测链路。

　　具体到遥感应用，应包含大于14位的高分辨率ADC和DAC，为科学家提供足够的测量精度。分辨率的提高意义重大，因为卫星通信系统很少需要更高的分辨率，因为那会不必要地增加数据吞吐量和处理要求。MGT在空间处理器中的应用已开始实现未来软件无线电的高吞吐能力。最后，由于许多遥感应用需要相干性进行处理，应选择一种拓扑结构，其中具有相位相干性的公共振荡器驱动每个软件无线电。

　　本研究的主要目标是创建一个可靠且弹性的软件无线电平台，用于通信、遥感和导航。该方法的基础围绕SpaceCube方法，该方法由NASA GSFC科学数据处理分支的嵌入式处理组开发，并被NSF SHREC中心在SSP设计中所采纳。这种系统级方法将抗辐射和COTS组件与容错缓解技术相结合，以提供可靠且可重构的解决方案，满足下一代任务的高性能需求。

　　尽管存在多种高性能软件无线电解决方案能够提供更高的分辨率和更宽的带宽，但如《设计与性能总结系列》所述，辐射性能对于在众多任务中运行至关重要。因此，基于其辐射性能、内部宽带合成器以及多芯片同步能力，某型号射频捷变收发器被选为理想解决方案。除了2×2 MIMO架构外，该收发器还为每个发射和接收通道提供多个子通道，这些子通道以环回配置使用，通过信号处理而非外部合成器实现相位相干性。图2显示了所提出的1U软件无线电的PCB CAD模型。

　　处理器通过双端口12位低压差分信号（LVDS）接口与每个射频收发器通信，该接口提供处理器与软件无线电之间的最高数据速率。每个射频收发器需要18对LVDS，这给集成多个软件无线电带来了显著障碍，因为大量的LVDS消耗了处理器的大量IO。因此，该设计包含两个射频收发器，每个均可独立控制，以实现4×4 MIMO架构。每对LVDS上的选择性贴装电阻为任务设计者提供了一种冷备用配置，而无需从基带处理器分配大量LVDS。此外，MIMO架构包含大量射频输入和输出，使得设计考虑更加困难。选择了垂直板载安装的SMA连接器，为振动测试提供牢固的连接安装，并与FMC实现完全功能。

　　软件无线电架构的可重用性取决于硬件轻松生成和重构所需射频频率的能力。过去十年MMIC能力的发展使得这一功能在硅片中得以实现，从而减少了元件数量，提高了功率效率，并最小化了PCB互连失配和损耗的影响。该射频收发器上的基带工作频率为715 MHz至1.43 GHz，这可能对遥感应用构成限制，但对通信是可接受的。内部合成器产生6 GHz至12 GHz之间的本振（LO）频率。该射频收发器内部的两个相同的集成小数N分频宽带合成器分别馈送发射和接收通道的LO混频级，这代表了所选架构的一个限制。然而，内部合成器之间的相位差是确定性的，如果存在外部发射到接收的回环，则可以计算出来。如果外部合成器以140 MHz至8 GHz之间的频率驱动每个发射和接收LO引脚，则可以旁路内部合成器。虽然外部LO限制了软件无线电的频率范围，但额外的组件使得所有发射和接收通道之间无需额外处理即可实现相位相干。一个外部40 MHz固定频率振荡器为内部合成器提供最佳噪声性能。时钟通过一个低抖动相位相干扇出缓冲器进行分配。图3显示了基带和射频子系统的内部和外部合成器配置。

　　射频电源系统的设计并非易事，需要仔细设计以确保噪声和瞬态不会耦合到软件无线电中并转换为射频。由于软件无线电的集成特性，其可在多个电压轨上消耗数百毫安电流，这进一步增加了设计的复杂性。如果不加注意，设计可能导致发射机和接收机通道之间的耦合，产生LO频率的意外变化以及谐波杂散发射。在最好的情况下，这会产生一个严重受限、噪声性能次优的软件无线电；在最坏的情况下，会导致相邻频率的非法发射，pg电子平台网站从而可能影响卫星导航和通信网络。

　　基于商业可用总线架构，我们得出结论：许多小卫星和立方星总线架构上的低电压电源卡（LVPC）向系统提供隔离的12V、5V和3.3V电压轨。因此，我们假设这些电压轨在我们的集成总线架构中可用。通常，线性稳压器用于提供无噪声的电压供应，但无法提供对集成总线架构至关重要的高效稳压水平。负载点（POL）开关转换器能够提供高达90%的非常高效率，这是C&DH系统和仪器处理器产生的大下游电流所必需的。然而，降压转换器的高效率是通过在100 kHz至2 MHz之间对输入电压进行占空比开关获得的，这会产生显著噪声并阻碍射频性能。

　　因此，在设计电源系统时必须全面考虑总线架构，因为将太多卡放在单个电压轨上可能会产生意想不到的后果，pg电子平台网站例如LVPC转换器稳定性问题和大的浪涌电流。所开发的电源系统设计假设仪器主要通过12V转换器供电，C&DH和仪器处理器主要通过5V转换器供电，而软件无线V稳压器供电。由于线性稳压器的效率与输入和输出电压之间的差成正比，如果设计不当，稳压过程中可能会浪费大量功率。图4显示了所开发的软件无线电电源系统架构。

　　为了获得最佳效率，在背板电源和低压差（LDO）线性稳压器之间放置了中间PoL转换器级，这些LDO为软件无线电和外部合成器IC供电。此外，每个射频收发器都有单独的LDO稳压器，为射频和数字域供电，以最大限度地减少瞬变对内部软件无线电合成器性能的影响。外部宽带合成器需要3.3V电压，该电压可从背板获得，然而外部合成器通过中间PoL转换器和来自5V背板电源的专用LDO供电，以产生干净的去耦射频输出。稳压器的选择主要基于辐射性能、纹波抑制（PSRR）和输出噪声之间的权衡。

　　一款LDO额定值为100 krad和99.2 MeV·cm²/mg，可提供1.5 A电流至低至1.21V的稳压输出，最差情况下的压差为750 mV。该LDO提供50 μV的出色低噪声输出和10 kHz时65 dB的纹波抑制。为了实现在辐射要求不那么严格的成本受限近地轨道任务，另一款耐辐射稳压器提供与前者几乎相同的电气性能，额定值高达20 krad和45 MeV·cm²/mg。虽然耐辐射稳压器不是直接封装兼容的，但创建了选择性贴装封装以最小化PCB面积。

　　内部MOSFET可配置为在100 kHz至1 MHz之间切换。LDO和软件无线电之间频率相关PSRR的重叠对于选择中间PoL稳压级的开关频率至关重要，以确保意外的纹波谐波被LDO有效衰减，并被PCB去耦滤波。虽然同步降压转换器的效率在很大程度上取决于拓扑和元件选择，但传统上约100 kHz的较低开关频率在硅片转换器中产生更高的效率。考虑到该射频收发器在100 kHz附近的PSRR降低，该降压转换器被配置为在300 kHz下运行，在LDO纹波抑制、瞬态响应、电感封装尺寸和电容去耦之间取得平衡。

　　该软件无线电架构围绕NASA立方星卡标准（CS²）设计，该标准由NASA GSFC科学数据处理分支的嵌入式处理组管理。CS²标准确立了1U（10×10 cm²）PCB，具有多种连接器配置和安装选项，以解决现有标准未满足的NASA特定问题。该标准基于背板架构，可根据任务特定需求轻松扩展，并基于具有200引脚和400引脚变体且在多个任务中拥有飞行 heritage 的连接器。200引脚变体提供足够的I/O，以适应软件无线电和处理器之间连续数据流所需的大量LVDS对。虽然该连接器提供了与背板的接口，但基于VITA 57.1 FMC HPC标准的另一种连接器可以安装在PCB的次级侧。FMC标准为使用各种开发套件的软件和FPGA开发提供了一个简单的高吞吐量接口。此外，近年来将VITA FMC 57.1采纳到3U VPX抗辐射处理器（包括SpaceCube v3.0 VPX和另一款处理器）中已获得动力。FMC的加入通过实现长期持有的NASA“按飞行测试”范式，简化了集成并降低了FPGA开发复杂性，从而增强了软件无线电平台的功能。

　　PCB叠层和设计规则对软件无线电性能的影响不亚于射频元件选择和电源系统设计。射频、数字信号和电源平面之间的适当隔离对于避免噪声的不期望耦合至关重要。射频信号仅作为共面波导布设在PCB的主侧和次侧，以控制独立于介质厚度的走线阻抗，最小化介质损耗，并消除过孔残桩效应。最外层介质层上的低损耗PCB层压板为射频信号提供了理想的传输环境。图5显示了带有盲孔的PCB叠层。

　　该栈的 FPGA 部分包括 AXI AD9361 核以及 DAC/ADC 流水线 核与射频收发器器件接口，并提供用于 ADC 通道处理、DAC 通道处理、延迟控制、TDD 控制以及器件/核控制和状态的模块。DAC 流水线使用 DMA 从存储器读取数据，数据流经数据打包器（将来自一个数据流的数据解包到多个通道）、可选的调制器、FIFO，最后到达 AXI AD9361 核的 TX 通道。相反，ADC 流水线 核的 RX 通道接收数据，数据流经 FIFO、可选的解调器、数据打包器（将来自多个通道的数据打包为一个数据流），最后 DMA 将该数据流写入存储器。实例化辅助外设和逻辑（例如 SPI 和时钟发生器）以为射频收发器器件提供额外的控制接口。

　　由于太空环境的恶劣性，商用 SoC 极易受到辐射效应的影响，这可能会影响 FPGA 和软件组件的可靠性。针对基于 SRAM 的 FPGA 设计，两种有效的单粒子效应缓解方法包括三模冗余（TMR）和配置存储器（CRAM）擦洗。TMR 是一种故障掩蔽技术，涉及将 FPGA 设计中的电路三倍复制，副本输出通过多数表决器来掩蔽单位错误。尽管具有可靠性优势，但 TMR 会显著增加资源利用率（三个副本）和关键路径（信号路径中的表决器逻辑）。应用 TMR 的粒度可以变化，从而在可靠性和面积之间进行权衡。细粒度 TMR 具有更高的可靠性，因为更频繁的表决器在较低级别掩蔽错误。粗粒度 TMR 更具面积效率，因为使用较少频率的表决器。

　　FPGA 在运行时将设计比特流存储在片内 CRAM 中，以在 FPGA 上实现设计。CRAM 中的单粒子效应可能会改变所实现设计的功能操作。CRAM 中错误的累积常常可能使 TMR 系统不堪重负。为了防止这种错误累积，使用 CRAM 擦洗器。该擦洗器是一个后台进程，使用内置的 CRC/ECC 机制定期扫描 CRAM 以检测和纠正错误帧。文献中讨论了几种 CRAM 擦洗架构。

　　为了演示和验证 TMR 和 CRAM 擦洗在栈的 FPGA 部分的应用，我们使用为某参考平台提供的参考设计。在三倍复制之前，修改参考设计以移除与我们的空间应用无关的逻辑（例如视频/音频接口）。此外，AXI AD9361 核也被修改以排除 TX 通道中的 DDS、pattern 和 PRBS 选项。然后使用 BL-TMR 工具（一种在综合后阶段选择性复制设计的学术工具）将细粒度 TMR 应用于整个 FPGA 设计。I/O 和时钟资源保持未缓解状态，以生成具有可接受时序的完全可布线设计。为了验证修改后的设计和 TMR 设计，使用 libIIO 通过 DAC 和 ADC 流水线发送和接收相同的正弦信号，其中射频收发器器件配置为内部数字环回。基线设计、修改后设计和 TMR 设计的资源利用率如表 2 所示。

　　与故障注入测试相比，辐射束测试是用高能辐射束照射被测器件以诱导产生错误的实践。故障注入测试成本低，对被测器件相对无害，而辐射束测试可能损坏被测器件，并且会产生使用辐射束设施的费用。在辐射测试期间，每个被测器件通过环回（内部或外部）连续发送和接收信号，并对其进行比较以确定传输的完整性。记录正确和失败的传输次数。同时还记录注量（即每单位面积每单位时间穿过设计的粒子数）。由于辐射诱导的错误是不可控的，因此探测 FPGA 设计的多个信号（在图 6 中用 ○ 表示），并分析这些阶段的信号以近似确定破坏传输的原始子系统。横截面（即器件中辐射诱导错误将表现为可观察故障的敏感区域）使用记录的计数和注量计算得出。

　　这些可靠性实验可以探索自适应和选择性策略，以实现更高效的单粒子效应缓解。在自适应缓解中，FPGA 可以根据动态环境条件或变化的任务阶段重新配置，在 TMR 设计和未缓解设计之间切换。这种自适应方法是动态的，允许系统在可靠性和面积之间交替权衡。在选择性缓解中，TMR 仅应用于最容易受单粒子效应影响的子系统。这种选择性方法是静态的，平衡了可靠性和面积之间的权衡。

　　开发一个强大、高性能的软件无线电架构需要在射频设计、电源系统、PCB布局和处理域之间进行权衡和综合考虑，以产生一个支持同时进行通信、遥感和导航的单一平台。本文描述了一个硬件设计框架，用于开发经SWaP-C优化的射频硬件以及一种软件无线电架构，该架构能够提供当前任务所需的可靠性以及为未来任务实现人工智能所需的性能。所开发的软件无线U立方星尺寸下的具体实现，并为新型集成总线架构提供了所需的模块化。